人工智能芯片
面向 CNN、SNN 和新型本地学习算法的高效硬件架构，关注计算密度、存储访问、数据复用和低功耗设计。
Lin's Digital Lab
Lin's Digital LabI CThe Future
电子科技大学集成电路专业博士研究生，记录 AI 芯片、RISC-V、FPGA 与数字集成电路设计实践。
Research axisAI chip / RISC-V / FPGA
Design flowModel / RTL / timing / PPA
Knowledge base5 recent notes
ASICFPGARISC-VSNNCNNEDAVerilogDataflow
研究方向
围绕算法、架构、RTL 与实现流程建立可复用的芯片设计知识库。
数字集成电路设计
从算法建模、定点化、RTL 实现、功能验证到逻辑综合和时序分析，构建完整的 ASIC 设计闭环。
FPGA 与软硬件协同
研究 FPGA 上的神经网络加速、流式计算架构以及 PS-PL 协同设计。
RISC-V 与专用处理器
关注 RISC-V 处理器、矩阵扩展、向量计算和领域专用协处理器设计。
精选项目
阶段性设计原型和工程实践。
FPGAResearch Prototype
FPGA 图像超分辨率加速器
面向图像超分辨率网络的 FPGA 数据流加速原型，重点记录带宽、缓存和流水线设计问题。
查看详情ProcessorIn Progress
RISC-V 矩阵处理器
基于 RISC-V 的矩阵计算扩展原型，关注指令接口、矩阵寄存器和乘加阵列组织方式。
查看详情ASICResearch Prototype
面向本地学习的 CNN ASIC 加速器
面向本地学习算法的 CNN ASIC 架构探索，关注数据复用、片上存储和可综合 RTL 闭环。
查看详情ASICResearch Prototype
超低功耗 ECG SNN 加速器
面向 ECG 信号处理的 SNN 加速器原型记录，重点关注事件驱动计算和低功耗数字设计。
查看详情近期文章
按时间整理集成电路、FPGA、RISC-V 和工程环境相关笔记。
集成电路设计
我的数字集成电路设计工具链
从 Linux 环境、版本管理、仿真验证到综合时序检查，整理一个可复用的数字 IC 学习与研究工具链。
人工智能芯片
从算法模型到可综合 RTL 的完整流程
记录神经网络算子从 Python 模型、定点化、接口定义到可综合 RTL 的工程拆解方法。
RISC-V 与处理器
ITCM、DTCM、Cache 和 SRAM 的区别
从处理器系统视角梳理 TCM、Cache 与 SRAM 的功能定位、访问特征和设计取舍。
EDA 工具链
VCS 常用命令与仿真流程
整理 VCS 仿真的常用命令、编译运行分离、波形生成和回归脚本组织方式。
FPGA 与硬件加速
FPGA 神经网络加速器的数据流设计
梳理 FPGA 上神经网络加速器的数据复用、流水线、片上缓存和 AXI 传输组织方式。
技术栈
偏向科研原型、RTL 实现、验证和工程化复现的工具组合。